觸發(fā)器功耗控制技術與設計研究.pdf

1、隨著集成電路的高速發(fā)展，人類社會正進入一個全新的信息時代。一方面，隨著集成電路工藝尺寸的不斷縮小、晶體管集成數目和電路時鐘頻率的不斷增加，集成電路芯片的功耗問題日益突出。另一方面，安全芯片在集成電路產業(yè)高速發(fā)展的帶動下進入到各行各業(yè)。相對于傳統(tǒng)密碼分析，功耗旁路分析可以利用密碼安全芯片運行時泄露的功耗信息，結合密碼算法設計細節(jié)進行密鑰分析。因此，功耗無論是作為同步數字電路系統(tǒng)的性能衡量指標，還是作為針對密碼安全芯片功耗攻擊所需的旁路泄露

2、信息，都有著極其重要的作用。所以，研究功耗控制技術對適用于不同領域的芯片設計有著重要的作用。此外，在同步數字VLSI系統(tǒng)中，時鐘系統(tǒng)主要由時鐘分配網絡和時序元件組成，其約占系統(tǒng)總功耗的30％-60%，而時序元件又包含觸發(fā)器和鎖存器，其功耗約占時鐘系統(tǒng)總功耗90%。因此，觸發(fā)器的功耗在系統(tǒng)總功耗中占有很大比重。此外，觸發(fā)器作為密碼運算電路的基本組成單元，是功耗泄露信息的一個重要來源。所以，研究觸發(fā)器功耗控制技術并將其應用于觸發(fā)器設計，對于

3、其不同的應用環(huán)境都有著極為重要的意義。
　　本研究提出了兩種新型鐘控技術----時鐘邊沿選擇觸發(fā)控制技術和嵌入式鐘控技術，即通過抑制觸發(fā)器中的冗余時鐘信號或時鐘信號的冗余邊沿，從而可以很大程度上降低觸發(fā)器的總功耗。然后，將這兩種低功耗控制技術與二值和三值脈沖觸發(fā)器的優(yōu)勢結合，我們分別提出了四種新型脈沖觸發(fā)器設計：基于時鐘邊沿控制技術的顯性雙邊沿脈沖觸發(fā)器(DEPFF-CEC)，基于嵌入式鐘控技術和上拉技術的隱性脈沖觸發(fā)器設計(IP

4、FF-CGPC, IPFF-ECGPC)，基于嵌入式鐘控技術的雙邊沿隱性脈沖觸發(fā)器設計(DIFF-CGS)和基于嵌入式鐘控技術的三值脈沖式D觸發(fā)器設計(CG-TDFF)。以上四種不同的脈沖觸發(fā)器設計既有相同點也有各自的側重點。相同點在于其都采用了鐘控技術，具有杰出的低功耗特性，特別適用于數據變化頻率較低且對速度要求相對較低的低功耗系統(tǒng)中。例如，IPFF-CGPC在10％的數據開關活動頻率條件下，相對于同類電路設計可節(jié)省功耗58.90％-

5、85.89％。而典型 CMOS邏輯電路的數據開關活動頻率為8%-12%，因此我們所提出的四種低功耗脈沖觸發(fā)器都適用于低功耗電路設計或標準單元庫的設計。而各種脈沖觸發(fā)器設計也有自己的優(yōu)勢。其中，DEPFF-CEC是顯性雙邊沿脈沖觸發(fā)器，具有獨立的脈沖信號發(fā)生器，對時鐘偏斜容限大；IPFF-CGPC及IPFF-ECGPC是隱性單邊沿脈沖觸發(fā)器，IPFF-CGPC在輸入信號開關活動率較高時仍然有較好的低功耗表現，IPFF-ECGPC無閾值損失

6、問題，魯棒性好；DIFF-CGS是隱性雙邊沿脈沖觸發(fā)器，對時鐘有效邊沿的利用率更高；CG-TDFF是三值脈沖觸發(fā)器，具有三值電路的所有優(yōu)勢，諸如其集成電路的面積更小、信號傳輸線更少、更多的時鐘跳變邊沿等。為了提高電路抗功耗攻擊的能力，研究了單元電路級的功耗平衡控制技術及其在觸發(fā)器設計中的應用。所以，我們提出了一種基于動態(tài)電流模式邏輯的新型全定制觸發(fā)器設計(DyCML-FF)，其功耗恒定且與輸入數據組合無關。通過對該觸發(fā)器與靈敏放大器結構

7、觸發(fā)器(SABL-FF)和波動差分結構觸發(fā)器(WDDL-FF)的仿真結果對比分析可表明，DyCML-FF在歸一化能量偏差(NED)和歸一化標準偏差(NSD)性能上有顯著提升，證明其在抗旁路分析性能上有顯著提升。此外，DyCML-FF由于其低功耗效率和高速性能而擁有最小 PDP，分別比SABL-FF和WDDL-FF小10.60％和88.35％。因此，本文所提出的DyCML-FF是對于安全性和 PDP都是嚴格要求的專用集成電路(ASIC)中

8、時序元件的一個合適選擇。提出了一種新型的單元電路級旁路防御技術—擾動功耗邏輯技術(FPL)，并將其應用于觸發(fā)器設計，于是提出了基于擾動功耗邏輯的觸發(fā)器設計(FPL-FF)。該觸發(fā)器通過采用級聯電壓邏輯(CVL)，擾亂實際功耗和固定數據轉換之間的關系，從而動搖了旁路攻擊的基石。而補償單元(CU)可以極大增強FPL-FF的SCA抗性?；谟|發(fā)器的仿真實驗證明了所提出邏輯的抗旁路攻擊特性。另外，我們將基于標準單元邏輯(SC)、波動差分邏輯(W

9、DDL)和FPL邏輯實現的PRESENT/AES查表操作的測試電路作為實際攻擊場景的先驗步驟。對測試電路進行相關系數攻擊(CPA)和旁路泄漏評估(TVLA)的結果證明所提出的FPL邏輯具有更好的安全性。此外，我們將觸發(fā)器擾動功耗控制技術與其他單元電路級旁路防御技術結合以獲得更高級別的安全性，從而克服了其因互補輸出軌的不平衡電容性負載而容易被旁路攻擊的缺陷。因此，我們提出的FPL邏輯及其觸發(fā)器設計在安全性和成本約束前提下要優(yōu)于其競爭對手，