高性能并行十進制乘法器的研究與設計.pdf

1、隨著商業(yè)計算和金融分析等高精度計算應用領域的高速發(fā)展，提供硬件支持十進制算術運算變得越來越重要，新的IEEE754-2008浮點運算標準也添加了十進制算術運算規(guī)范。采用硬件實現(xiàn)十進制算術運算正在成為趨勢，硬件十進制乘法器也是國外一直關注的熱點。
　　論文對硬件實現(xiàn)并行十進制乘法的部分積產(chǎn)生、部分積壓縮和最終積產(chǎn)生三個模塊進行深入的分析與研究，設計了一種基于有符號基-10編碼的16×16十進制位（digit）并行十進制乘法器。在十進

2、制部分積產(chǎn)生模塊，采用有符號基-10編碼將部分積的數(shù)目減少一半，采用本文提出的推測性十進制加法器加速3倍被乘數(shù)倍數(shù)（3X）的產(chǎn)生。十進制部分積壓縮模塊采用由十進制3:2壓縮器構成的壓縮樹將部分積壓縮至兩行，基于BCD-4221編碼的1位十進制3:2壓縮器包括一個4位二進制進位保留加法器和一個BCD-4221至BCD-5211的編碼轉換電路。利用BCD-4221編碼的冗余特性對編碼轉換電路進行優(yōu)化設計，降低壓縮模塊的復雜度及延遲。最終積產(chǎn)

3、生模塊采用本文提出的有條件推測性十進制加法器快速得到乘積。在分析二進制和十進制加法器結構的基礎上，論文完成了推測性十進制加法器和有條件推測性十進制加法的優(yōu)化設計。分析比較兩種提出的十進制加法器的結構特點與性能，并將其應用于并行十進制乘法器的設計中。
　　論文完成了并行十進制乘法器從整體結構到各個子模塊的設計、可綜合代碼的編寫、仿真綜合等一系列工作。采用VerilogHDL完成所有設計，在Modelsim平臺上進行功能仿真與驗證，在