取樣示波器數(shù)字信號處理模塊設計與實現(xiàn).pdf

1、取樣示波器具有高帶寬和高采樣率,能夠測量高速快變電子信號。取樣示波器的數(shù)字信號處理模塊是取樣示波器必不可少的部分。本論文闡述了取樣示波器的基本框架,并結合本項目的取樣示波器儀器來闡述本論文的取樣示波器的數(shù)字信號處理模塊的設計方案及其實現(xiàn)。該數(shù)字信號處理模塊的工作內容從總體上可以分為數(shù)字信號處理模塊的硬件的設計與實現(xiàn)和其軟件的設計與實現(xiàn),從具體的實現(xiàn)內容可以分為:與上位機通信、控制底層 FPGA采集系統(tǒng)、接受并處理來自采集系統(tǒng)的原始數(shù)據(jù)、

2、bootloader。
　　硬件設計的內容包括:建立最小系統(tǒng)、采用網絡與上位機PC來建立通訊,與底層 FPGA通過外部存儲器接口和 GPIO等接口建立通信。本設計的硬件選取以TI公司的 TMS320C6747為核心的數(shù)字信號處理平臺。由于該平臺具有豐富的接口,如:網絡接口、外部存儲器接口、USB、UART、SPI等,所以該平臺能實現(xiàn)設計要求。硬件的實現(xiàn)流程是:硬件設計方案確定后,投版,然后對新電路板的調試。調試內容分為單板調試與聯(lián)

3、機調試。單板調試的內容有:與本設計相關的網絡、中斷、啟動等模塊功能的調試,以及與上位機的脫機調試。聯(lián)機調試的內容有:與底層 FPGA之間的握手與通信,控制儀器的采集系統(tǒng)等內容。最終的硬件測試結果是硬件各個模塊均能正常工作,并且實現(xiàn)聯(lián)機的所有測量內容。
　　本設計的軟件的操作系統(tǒng)采用DSP/BIOS內核,并采用網絡開發(fā)套件(NDK)來設計網絡通信,進而設計一套多線程并發(fā)執(zhí)行的軟件程序。該多線程是一個父線程,兩個子線程。父線程作為網絡

4、服務器端的守護線程,并一直存在直至系統(tǒng)關閉。兩個子線程可以解析上位機網絡命令,與底層 FPGA通信,并通過這兩個子線程完成并發(fā)執(zhí)行。另外軟件設計包括bootloader內容。
　　由于高速取樣示波器的時基誤差導致測量結果不完善,所以本文對時基誤差做了概述。時基誤差包括時基抖動和時基失真。本設計采用總計平均的方法對隨機噪聲做了處理,采用正弦擬合的方法對時基失真做估算。
　　經過調試,本設計的性能滿足設計需求。本設計實現(xiàn)了取樣示