數字信號處理芯片中的高性能算術邏輯單元設計.pdf

1、隨著集成電路設計的進步、制造技術的發(fā)展和軟件開發(fā)手段的日益成熟,數字信號處理器在通信、多媒體、信息家電等領域得到了極為廣泛的應用。然而,應用的飛速發(fā)展也帶來了計算復雜度的提高,對數字信號處理器的性能帶來了挑戰(zhàn)。本文旨在設計高性能的算術邏輯單元,以滿足應用對數字信號處理器處理能力的更高要求。本文首先完成了對當代數字信號處理器的各種電路結構的研究,并重點分析了單指令多數據流(SIMD)結構?；谠摻Y構本文主要完成了以下工作:(1)從傳統(tǒng)算術

2、邏輯模塊的架構出發(fā),通過研究算術運算和邏輯運算的異同,提出了一種基于真值表的多功能邏輯單元實現(xiàn)方法。同時提出了一種與SIMD指令集的特點相適應的基于進位選擇加法器的亞字并行進位鏈電路。綜合以上兩部分設計,本文完成了一款32位定點高性能數字信號處理器的算術邏輯單元,并對其進行了相關指令集的功能驗證。為了進一步進行性能優(yōu)化,本文還使用超前進位鏈(Carry Look-ahead Chain)對該算術邏輯單元進行優(yōu)化,優(yōu)化后的時序達到了運行在

3、500MHz時鐘頻率下的效果,面積和功耗也較優(yōu)化前有所改善。之后探討了基于定制單元的電路設計方法,并對設計的物理實現(xiàn)效果進行了研究。(2)研究了基于ROM邏輯電路結構和特性,同時參照基于ROM邏輯電路的設計方法,本文對全加器單元模塊進行了網表級的設計,然后對ROM模塊進行了化簡,探索出一種對ROM塊進行化簡和衡量復雜度的方法。根據該方法,文中對2位和4位的進位選擇加法器(CSA)單元進行了基于ROM模塊的網表級設計,并指出了ROM優(yōu)化的