高精度自動(dòng)變模控制全數(shù)字鎖相環(huán)研究與設(shè)計(jì).pdf

1、隨著鎖相環(huán)路在各種應(yīng)用中發(fā)揮了獨(dú)特的效益以及集成電路的不斷發(fā)展,鎖相環(huán)路的設(shè)計(jì)和應(yīng)用是當(dāng)今反饋控制技術(shù)領(lǐng)域關(guān)注的焦點(diǎn)。本文在閱讀大量國(guó)內(nèi)外技術(shù)文獻(xiàn)的基礎(chǔ)上,總結(jié)了鎖相技術(shù)的發(fā)展現(xiàn)狀與技術(shù)水平,深入分析研究了全數(shù)字鎖相環(huán)(All Digital Phase Locked Loop,ADPLL)的結(jié)構(gòu)原理,采用K變模數(shù)字環(huán)路濾波器,設(shè)計(jì)了一種具有高精度自動(dòng)變模控制的快速全數(shù)字鎖相環(huán)。
　　 鑒相器由邊沿觸發(fā)器構(gòu)成,利用觸發(fā)器內(nèi)部邏

2、輯門之間延遲時(shí)間的不同,使觸發(fā)器只在約定時(shí)鐘跳變時(shí)才接收輸入信號(hào)。
　　 數(shù)字環(huán)路濾波器(Digital Loop Filter,DLF)作用是消除鑒相器輸出的相位差信號(hào)(Phase Error,PE)中的高頻成分,保證環(huán)路的性能穩(wěn)定,實(shí)際上可用一變?？赡嬗?jì)數(shù)器(設(shè)模數(shù)為K)來(lái)實(shí)現(xiàn)。K變?？赡嬗?jì)數(shù)器根據(jù)相差信號(hào)PE來(lái)進(jìn)行加減運(yùn)算。可逆計(jì)數(shù)器模值K對(duì)ADPLL的性能指標(biāo)有著很大的影響。計(jì)數(shù)器模值K的取值可根據(jù)輸入信號(hào)的相位抖動(dòng)而定

3、,加大模值K,有利于提高ADPLL的抗噪能力,但是會(huì)導(dǎo)致較大的捕捉時(shí)間和較窄的捕捉帶寬。減小模值K可以縮短捕捉時(shí)間,擴(kuò)展捕捉帶寬,但是降低了ADPLL的抗噪能力。
　　 數(shù)字分頻器,N分頻器是一個(gè)簡(jiǎn)單的除N計(jì)數(shù)器,N分頻器對(duì)脈沖加減電路的輸出脈沖再進(jìn)行N分頻,得到整個(gè)環(huán)路的輸出信號(hào)/BBBoutBBBB。
　　 采用VHDL語(yǔ)言對(duì)該全數(shù)字鎖相環(huán)的主要模塊及其整體電路進(jìn)行設(shè)計(jì)與仿真,該系統(tǒng)利用鑒相器的輸出信號(hào)進(jìn)行快捕區(qū)、

4、慢捕區(qū)和鎖定區(qū)的切換,并通過(guò)對(duì)的模數(shù)K進(jìn)行自動(dòng)調(diào)節(jié),來(lái)實(shí)現(xiàn)對(duì)環(huán)路帶寬的實(shí)時(shí)控制,大大提高了鎖相速度,有效地克服了環(huán)路捕捉時(shí)聞與抗噪聲性能的矛盾。
　　 利用Modelsim6.0對(duì)整個(gè)鎖相環(huán)進(jìn)行仿真,結(jié)果顯示,在時(shí)鐘頻率f0=25MHz,分頻比N=32時(shí),該全數(shù)字鎖相環(huán)的鎖定時(shí)間為15μs,并且自動(dòng)變?？刂品绞脚c恒模控制方式相比,其捕捉時(shí)間最多縮短了160多倍;中心頻率為391KHz,捕捉帶為368-403KHz,同步帶范圍是3