12位100MHz流水線型ADC中采樣保持電路的研究和設計.pdf

1、隨著通信系統(tǒng)高速發(fā)展，信號處理大多由數(shù)字電路實現(xiàn)，這對數(shù)字世界與模擬世界的接口——模數(shù)轉換器(ADC)的要求更加嚴苛。在模數(shù)轉換技術高速發(fā)展下，靈活、可配置的無線收發(fā)機技術成為當今業(yè)界的焦點，這一技術要求支持各種收發(fā)模式和通信標準。高速高精度模數(shù)轉換器技術正是該無線收發(fā)機技術的關鍵。而采樣保持(S/H)電路作為ADC的最前端，其性能直接影響到整個ADC的精度和速度。
　　 在伽利略衛(wèi)星接收機和WCDMA的雙模接收機中應用軟件無線

2、電技術，要求模數(shù)轉換器的輸入帶寬能夠覆蓋全部工作頻帶，并具有足夠高的信號噪聲比(SNR)，以及大的動態(tài)范圍能防止鄰道信號阻塞。這對設計采樣保持電路提出了很高的要求，需要在轉換速率和轉換精度之間進行折衷。
　　 基于系統(tǒng)性能的考慮，本文闡述了流水線型(Pipeline)ADC中采樣保持電路的設計。首先介紹采樣保持電路的基本理論和性能指標，并對采樣保持電路的誤差源進行了分析，提出了減小這些誤差的相關設計方案。然后根據(jù)理論分析和系統(tǒng)要

3、求設計采樣保持電路。采用電荷翻轉式采樣保持電路，設計了相關單元電路，包括增益提高運算放大器、開關電容共模反饋電路、偏置電路、多相時鐘產生電路和柵壓自舉(Bootstrap)開關。其中，運算放大器的設計對采樣保持器的整體性能起著關鍵作用。此次設計的運算放大器的設計采用了增益增強技術，在提供高增益的同時，具有高增益帶寬積的特點，
　　 本課題基于Hspice和Cadence仿真平臺，設計完成了高速高精度流水線型ADC采樣保持電路。該

4、采樣保持器應用于1.8V電源電壓，分辨率12bit，轉換速率100MHz以上的ADC中．基于Cadence對采樣保持電路進行后仿真，在頻率為100MHz時鐘下進行采樣，建立精度小于0.025％。差分輸入12V滿幅度，頻率為10MHz的正弦信號時，其信噪失真比SNDR=78.6dB，無雜散動態(tài)范圍SFDR=83.6dB，滿足系統(tǒng)設計指標要求．
　　 該采樣保持電路芯片采用TSMC0.18μm CMOS一層多晶硅6層金屬的混合信號工