Garfield芯片的電源網(wǎng)絡優(yōu)化設計.pdf

1、集成電路的電源完整性主要受到芯片內電源網(wǎng)絡的影響，它關系到芯片的功耗、性能和可靠性等諸多方面，在集成電路后端設計中占有重要地位。隨著工藝的進步，集成電路的器件尺寸越來越小，同時規(guī)模越來越大，隨之導致了芯片功耗急劇提高，這些變化使電源完整性效應的影響日趨明顯。在進入深亞微米領域之后，這種影響格外顯著。本文討論了電源完整性問題的起因和后果，以及優(yōu)化方案，并且有效解決了一款SOC芯片的電源完整性問題。 電源完整性主要包括線上壓降(IR

2、-Drop)和電遷移(EM)兩種效應。在深亞微米領域，更細的金屬線會導致更大的線上電阻進而造成更嚴重的IR—Drop。過大的IR-Drop會降低CMOS器件的驅動能力，進而會造成器件延時的增加以及扇出網(wǎng)絡串擾的惡化。經(jīng)驗表明[2]，5％的IR-Drop會導致15％額外的器件延時。更重要的是在深亞微米環(huán)境下，電源電壓降已接近噪聲邊緣，所以IR-Drop造成的壓降就成為不可忽略的重要因素。電遷移效應會造成長時間的工作下芯片內連線的短路或者斷

3、路，使芯片的可靠性降低。如何利用有限的面積合理分布電源網(wǎng)絡，使芯片的電源完整性都處于合理范圍之內是本課題需要實現(xiàn)的目標。 本文首先介紹了電源完整性的概念、相關理論和實際中需要重點考慮的一些因素，包括IR—Drop和EM效應。然后介紹了的電源網(wǎng)絡設計流程和方法，詳細解釋了其中的關鍵環(huán)節(jié)：電源網(wǎng)絡方案、功耗分析和電源完整性分析，并選擇了一種合適的電源設計方案和優(yōu)化電源完整性的方法。為了驗證方案的可靠性，以一款SOC芯片作為實驗平臺，