基于Σ-Δ調制的數字音頻放大器的設計和FPGA驗證.pdf_第1頁
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文檔簡介

1、目前D類放大器大多是使用模擬脈寬調制，實際上可以在數字域直接對數字音頻信號進行脈寬調制。但為了達到理想的音頻重放效果，提高信噪比，在數字域直接進行PWM需要至少數GHz的計數頻率，難以實現。目前可行的方法是先提高音頻信號采樣率，再采用Σ-Δ調制技術進行噪聲整形，最后采用較低頻的PWM實現理想的數字音頻重放效果。 本文介紹了一個基于Σ-Δ調制的數字音頻放大器的數字部分的原理、設計細節(jié)以及在FPGA上的驗證過程。全部設計使用可綜合的

2、Verilog硬件描述語言完成，便于制成芯片。整個設計中，插值濾波部分，采用了三級半帶FIR插值濾波器（分別為38階、10階和8階）、一級3階4倍CIC插值器，共完成32倍插值；預失真部分，采用基于線性插值的算法；Σ-Δ調制器采用5階4位的CIFB結構。預計實現優(yōu)于96dB的信噪比。另外，放大器使用S-PDIF接口和I2S接口作音頻信號輸入，使用I2C接口作控制輸入。設計前期，用Mathematica進行了對理論的數學分析，用Matla

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