基于分段多項(xiàng)式逼近的DDS設(shè)計(jì)及FPGA實(shí)現(xiàn).pdf

1、在直接數(shù)字頻率合成器(DDS)系統(tǒng)中,相位-幅度轉(zhuǎn)換模塊是最關(guān)鍵的電路,是國內(nèi)外學(xué)者競(jìng)相研究的領(lǐng)域。為了降低DDS的輸出雜散,減少電路資源消耗,提高DDS的總體性能,一定要采用高效、優(yōu)化的相幅轉(zhuǎn)換電路。本文研究了基于分段多項(xiàng)式逼近的相幅轉(zhuǎn)換算法,進(jìn)行了基于這種算法的直接數(shù)字頻率合成器設(shè)計(jì),并完成了在Altera公司的CycloneⅡ系列FPGA器件EP2C8Q208C8上的實(shí)現(xiàn)。
　　 整個(gè)設(shè)計(jì)首先在MATLAB環(huán)境下完成了分段

2、多項(xiàng)式的逼近算法,按照一定的準(zhǔn)則計(jì)算出各個(gè)分段多項(xiàng)式的系數(shù),然后進(jìn)行了DDS的Verilog HDL設(shè)計(jì)。設(shè)計(jì)分為相位累加器、象限變換電路、相位一幅度轉(zhuǎn)換等模塊；實(shí)現(xiàn)過程中采用了IP復(fù)用技術(shù)；為了提高運(yùn)算速度,采用了流水線技術(shù)。同時(shí)對(duì)此電路結(jié)構(gòu)進(jìn)行了模塊化和參數(shù)化處理,使之具有一定的通用性,在改變分段段數(shù)和多項(xiàng)式階次時(shí)只需要修改少量的參數(shù)即可實(shí)現(xiàn)。設(shè)計(jì)完成后通過仿真工具對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證；準(zhǔn)確計(jì)算出各個(gè)信號(hào)在參加運(yùn)算時(shí)的時(shí)延,保證各模塊之間

3、的對(duì)應(yīng)時(shí)序正確,是系統(tǒng)設(shè)計(jì)中需要特別重視的問題。在FPGA系統(tǒng)級(jí)仿真時(shí),介紹了一種采用QuartusⅡ與MATLAB軟件聯(lián)合仿真的方式,將波形仿真輸出的數(shù)據(jù)導(dǎo)入到MATLAB軟件中進(jìn)行運(yùn)算處理,用圖形化的形式來驗(yàn)證設(shè)計(jì)結(jié)果的正確性。最后將通過仿真的代碼下載到Altera公司的FPGA器件上,配合外接的DAC模塊,對(duì)DDS系統(tǒng)作了實(shí)物驗(yàn)證。
　　 文中還對(duì)基于ROM查找表結(jié)構(gòu)的DDS與本文實(shí)現(xiàn)的DDS結(jié)構(gòu)在性能和資源消耗方面作了比