基于低電壓高精度12-bit SAR ADC設計.pdf

1、隨著微電子技術的迅速發(fā)展，尤其是數(shù)字計算和信號處理技術的廣泛應用，用數(shù)字電路處理模擬信號的情況日益普遍。所以模擬信號數(shù)字化是信息技術的發(fā)展趨勢，而模數(shù)轉換器在其中扮演著重要的角色。逐次逼近式A/D轉換器，適用于分辨率要求為8～16位的A/D轉換器，是采樣率低于5Msps的中等至高等分辨率應用的常見結構，具有低功耗、小尺寸的特點。這些特點使其具有很寬的應用范圍，例如便攜/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號采集器等。

2、本文設計了工作在1.8V單電源電壓下，中速低功耗的12bit逐次逼近式A/D轉換器。本文主要研究了A/D轉換器中包括采樣保持電路、D/A轉換器、電容陣列和數(shù)字邏輯與時序控制等模塊的設計，未研究的比較器模塊由同組其它成員完成。 為了提高A/D轉換的精度，本設計采用全差分和下極板采樣技術克服電荷注入效應和時鐘饋通效應的影響。同時將采樣電容嵌入到D/A轉換電容陣列中，采用并行模數(shù)轉換器分辨率的擴展結構，既保證了采樣電容的采樣精度值，又

3、有效節(jié)省了芯片面積。在電容陣列的設計中，利用單位電容并聯(lián)的方法減小金屬MIM電容值的失配誤差，并通過共質心版圖布局，進一步提高轉換精度。在數(shù)字控制模塊的電路實現(xiàn)中，用基于環(huán)形計數(shù)器和移位寄存器的結構設計了逐次逼近邏輯電路。在整體版圖設計時采用數(shù)模混合信號(AMS)的設計流程，即在一個芯片的設計時采用多種不同的方法，針對規(guī)范性強的數(shù)字部分采用定制設計方法中的標準單元法進行設計，對于那些嚴重影響性能的模擬部分采用全定制法進行設計，以求縮短設

4、計周期，提高性能和芯片面積利用率。 本次SARADC設計采用的是IBM 0.18μm DP6M CMOS7RF混合信號設計工藝。設計采用MOSIS公司提供的MPW(Multi-Project Wafer)方案流片，所以同一版圖中還包括8-bit CPU設計和100MHz低噪聲電荷泵鎖相環(huán)頻率合成器的設計。其中SAR ADC版圖面積為172.03μm×317.92μm，MPW整體版圖面積為1804μm×1804μm。完成版圖后對整