SoC熱載流子退化的嵌入式測(cè)試技術(shù)研究及IP開發(fā).pdf

1、隨著MOS集成電路技術(shù)進(jìn)入超深亞微米時(shí)代，熱載流子效應(yīng)變得更加嚴(yán)重，使得熱載流子效應(yīng)對(duì)于MOS器件和電路可靠性的影響越來越大，對(duì)熱載流子效應(yīng)的研究變得越來越重要。鑒于此，本文做了以下相關(guān)研究工作： 首先，本文概括的介紹了集成電路熱載流子可靠性研究的國內(nèi)外研究動(dòng)態(tài)，分析了MOSFET熱載流子退化的失效機(jī)理，研究了抗熱載流子退化效應(yīng)的可靠性設(shè)計(jì)方法，并通過BERT的模擬驗(yàn)證了其有效性。從而為CMOS集成電路的可靠性設(shè)計(jì)提供了很好的參

2、考依據(jù)： 其次，本文在深入研究和了解相關(guān)的熱載流子效應(yīng)機(jī)理和測(cè)試方法的基礎(chǔ)上，提出了一種熱載流子退化的嵌入式實(shí)時(shí)預(yù)測(cè)方法，并在0．13微米CMOS混合信號(hào)工藝下完成了預(yù)測(cè)電路和版圖設(shè)計(jì)。當(dāng)VLSI熱載流子退化引起的瞬態(tài)性能退化超過預(yù)設(shè)的界限時(shí)，本預(yù)測(cè)電路會(huì)發(fā)出一個(gè)報(bào)警信號(hào)。它只占用很小的芯片面積，同時(shí)它幾乎不與被測(cè)電路共用信號(hào)（除上電復(fù)位信號(hào)和電源信號(hào)外），從而幾乎不會(huì)給被測(cè)系統(tǒng)帶來干擾； 最后，提出一種用于熱載流子退化

3、測(cè)試電路的基于JTAG總線的測(cè)試訪問接口，即應(yīng)用JTAG總線作為外界訪問嵌入式測(cè)試系統(tǒng)測(cè)試結(jié)果的接口。本JTAG接口能在電路正常工作時(shí)獲取報(bào)警輸出信號(hào)，其與外界僅需滿足IEEE1149．1標(biāo)準(zhǔn)的五條控制線相連，極大的節(jié)省了VLSI預(yù)測(cè)系統(tǒng)與外界的I/O資源。 總而言之，本論文所提出的熱載流子退化測(cè)試技術(shù)克服了以往可靠性模擬，可靠性評(píng)估耗時(shí)而不精確的缺點(diǎn)，同時(shí)突破了離線測(cè)試無法測(cè)試被測(cè)電路實(shí)際的制造工藝和環(huán)境因素等對(duì)電路退化的影響