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文檔簡介
1、隨著計算機技術、信號處理和通信技術的不斷發(fā)展，數字集成電路對系統(tǒng)時鐘的性能要求越來越高，鎖相環(huán)是提供高性能時鐘的關鍵電路技術，隨著半導體制造工藝的進步和發(fā)展，模擬鎖相環(huán)已難以適應現(xiàn)代數字集成電路的要求，與之相比，全數字鎖相環(huán)(ADPLL)具有集成度高、可移植性高、抗干擾能力強、設計周期短、可編程性好等特點，成為國內外鎖相環(huán)領域的研究熱點。
本文研究了基于時間數字轉換器(TDC)的全數字鎖相環(huán)的設計。該ADPLL采用基于TDC的
2、結構，由TDC、數控振蕩器、鑒頻鑒相控制器構成，其中的TDC采用計數器型TDC和游標延時鏈TDC相結合的結構，以提高TDC的分辨率。整個電路采用全定制和半定制相結合的設計方法，首先建立了ADPLL的行為級模型，并通過仿真驗證了ADPLL的功能;在此基礎上進行ADPLL的系統(tǒng)設計和電路設計，并通過數?；旌戏抡骝炞C了ADPLL的前仿真性能;最后完成了ADPLL的版圖設計和后仿真。
本文的ADPLL最高能夠提供1.5GHz的時鐘，電
3、路采用0.18μm CMOS工藝設計，包含焊盤在內的芯片面積為0.8mm2，后仿真結果顯示其頻率捕獲范圍為605MHz～2.03GHz，鎖定時間小于3μs，在輸出信號頻率為1.5GHz時，周期抖動的峰峰值小于22ps，周期間抖動的RMS值小于5ps，在1.8V的電源電壓下，電路總功耗約為20mW，滿足設計指標要求。
在數字集成電路不斷發(fā)展的趨勢下，本文設計的全數字鎖相環(huán)對于鎖相環(huán)的研究具有一定意義，對信號處理和通信系統(tǒng)的實現(xiàn)具
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